ENTITY LED IS PORT(clk: IN BIT; -- 假设clk为2Hz,周期0.5秒 led_out: OU
2条回答
1楼 · 2024-07-04 14:19.采纳回答
网站建设 就选浙江山久,14年话重江太放就件句言节知专注于高端网站建设
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2楼-- · 2024-07-04 14:19
ENTITY LED IS PORT(clk: IN BIT; -- 假设clk为2Hz,周期0.5秒 led_out: OUT BIT); END LED; ARCHITECTURE behav OF LED IS SIGNAL q: BIT; BEGIN PROCE360问答SS(clk) BEGIN IF (clk‘Event AND clk='1') THEN q <= NOT q; END IF; END PROCESS;
led <= q; END behav; 如果你的时钟信号频率比较高,再设计一个分频器超秋式经望无这失,将其频率降为2Hz即可。
PORT(clk: IN BIT; -- 假设clk为2Hz,周期0.5秒
led_out: OUT BIT);
END LED;
ARCHITECTURE behav OF LED IS
SIGNAL q: BIT;
BEGIN
PROCE360问答SS(clk)
BEGIN
IF (clk‘Event AND clk='1') THEN
q <= NOT q;
END IF;
END PROCESS;
led <= q;
END behav;
如果你的时钟信号频率比较高,再设计一个分频器超秋式经望无这失,将其频率降为2Hz即可。
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